TPS70751-EP

说明
TPS707xx系列器件的设计提供完整的电源管理解决方案，TI的DSP，处理器电源，专用集成电路，FPGA的数字化应用需要双输出稳压。简易编程的排序功能，使这个家庭理想的电源排序要求与任何TI DSP应用。差异化的功能，如准确，快速瞬态响应，SVS的监控电路（上电复位），手动复位输入，使能功能，提供了一个完整的系统解决方案。

稳压器TPS707xx系列提供非常低压差（LDO）稳压器和电顺序控制，这主要是针对DSP应用设计的双输出。这些器件具有极低的噪声输出性能，而无需使用任何附加的过滤器旁路电容，并设计有一个快速的瞬态响应，并与10μF的低ESR电容的稳定。

TPS70751拥有的固定电压3.3 V/1.8五，调节1，最多可支持可支持高达125 mA至250 mA和稳压器2。独立的电压输入允许设计者配置的源动力。

由于PMOS器件的低电阻值的行为，是非常低的压降（通常为83 mV的稳压器1）是成正比的输出电流。此外，由于PMOS旁路元件是电压驱动器件，静态电流非常低，独立输出负载（最大的全方位的输出电流超过230μA）。该LDO系列产品还采用了睡眠模式，应用高​​信号符合EN（使能）关闭这两个监管机构，减少输入电流为1μATJ = 25°C。

使能（EN）引脚被连接到一个低级别的输入电压时，该装置已启用。两个稳压器的输出电压遥感在引脚的VSENSE1和VSENSE2，分别。

在输入信号序列发生器（SEQ）引脚控制的两个监管机构的上电顺序。当设备被启用和SEQ被拉到第一，把VOUT1仍处于关闭状态，直到VOUT2的调节输出电压达到约83％的高或悬空，VOUT2的曲折。当时的VOUT1打开。 VOUT2的，如果低于83％（即，过载条件）拉，把VOUT1被关闭。拉跳台低颠倒秩序和电的VOUT1先打开。 Seq是连接到一个内部上拉电流源。

每个稳压器，有一个内部放电晶体管输出电容放电时，稳压器​​关闭（禁用）。

电源良好（PG1的）脚报告的VOUT1电压的条件。可用于电源良好实施的SVS电路提供稳压器1 1。

TPS70751具有一个RESET（SVS的，POR上电复位）。 RESET输出启动在DSP系统的复位和欠压条件时，相关数字应用。 RESET表示VOUT2的地位和手动复位（MR1及MR2）引脚。当VOUT2的达到95％稳压MR1及MR2在逻辑高状态，RESET变为高阻抗状态后120毫秒的延迟。 RESET变为逻辑低状态时VOUT2的稳压输出电压低于95％（即，过载条件）稳压拉。要监视的VOUT1，PG1的输出可以连接件MR1或MR2。

该器件具有欠压锁定（UVLO）电路，以防止内部监管机构，从打开直到VIN1：达到2.5 V。

特性
控制基线
一个封装/测试网站，一个制作网站
增强递减制造源（DMS）的支持
增强型产品更改通知
资质谱系（1）
双路输出电压为分离式电源应用
可选的上电排序DSP应用（见单独启用输出的零件编号TPS708xx）
为250 mA稳压器1和125毫安调节器2的输出电流范围
快速瞬态响应
3.3-V/1.8-V固定电压输出
开漏上电复位与120 ms延时
漏极开路功率良好的稳压器1
超低190μA（典型值）静态电流
1μA待机时输入电流
低噪音：65μVRMS没有旁路电容
快速输出电容放电功能
两个手动复位输入
2％的精度随负载和温度变化
欠压锁定（UVLO）功能
20针的PowerPAD™超薄紧缩小型封装（TSSOP）
热关断保护

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